这回台积电法说会中，总裁魏哲家提到2奈米的开发进度，并简单提到“晶背供电”技术，这个外界还不熟悉的神秘黑科技，就让我们一探究竟！

▲魏哲家揭2纳米最新进度。

晶圆代工龙头厂台积电在19日法说会上除了提及3奈米制程进度外，总裁魏哲家也透露观察到2奈米在高速运算和智慧手机相关应用方面获得客户兴趣和参与，与3奈米在同一阶段时不相上下、甚至更高。而台积电预计2奈米将如期于25年量产，且表示2奈米推出时，将是业界最先进的半导体技术；而适用于ＨＰＣ的2奈米“背面电轨”（backside power rail）解决方案则预定25年下半年推出、26年量产。

台积电Ｎ２Ｐ将导入“晶背供电”

事实上，自22年以来，台积电就多次发表2奈米芯片制程的研发进度；在今年的技术研讨会上，台积电也表示Ｎ２Ｐ制程技术将通过晶背供电网络（BackSide Power Delivery Network; BSPDN）减少ＩＲ压降（IR Drop）和改善信号，将性能提高10到12％，并将逻辑面积减少10到15％。

当前随着电晶体逼近单奈米尺度，甚至比新冠病毒颗粒（约120奈米）还小，如何制作出更迷你、效能更高、能够短时间量产的下一代元件，是半导体产业近年来一大棘手问题。也因此，芯片制造竞争持续白热化，台积电、英特尔（Intel）、3星（Samsung）等芯片制造巨头都在争相展示3奈米、2奈米等先进工艺的技术突破，包括GAA（闸极全环电晶体）、High-NA（高数值孔径）、先进封装等一系列的创新技术，都是为了替摩尔定律续命。

而与ＥＵＶ光刻机类似，晶背供电技术被视为继续开发更精细工艺节点的关键技术，预期将成为芯片厂又一个新的竞争战场。晶背供电技术的出现，为芯片制造带来了一些全新的制程步骤。过去长久以来，芯片制造都是利用后段制程（ＢＥＯＬ），在硅晶圆的正面布线，透过这些低电组的导线来供应电力给芯片；也因为如此，芯片内的供电网络与讯号网络（即芯片内的讯号线）必须共用相同的元件空间。

但在制程节点持续推进之下，电晶体越来越小，密度越来越高，堆迭层数也越来越多，为了将电力从封装传输至芯片中的晶体管，电子必须经由金属导线和通孔，穿过10到20层堆迭才能为下方电晶体提供电源和数据讯号。然而，越接近晶体管，线宽和通孔就越窄，电阻值也因而上升，使得电子在向下传输的过程中，会出现ＩＲ压降现象，导致电力损失产生。

改变新一代逻辑芯片规则

除了电力损失，供电线路占用空间也是问题。芯片内的电源线路在布线复杂的后段制程上，往往占至少20％的绕线资源，如何解决讯号网络跟供电网络之间的资源排挤问题，使元件进一步微缩，变成芯片设计者所面临的主要挑战之一。此外，电源线和接地线在标准单元设计上占了很大空间，使得组件很难进一步微缩。就系统设计而言，因为功率密度和ＩＲ压降急遽增加，从稳压器到晶体管的功率损失就很难控制在10％以下。对此，专家指出，如果不对芯片的电子进出方式进行大改变，无论制造多小的晶体管都无济于事，也因此，业界开始研究将供电网络转移到芯片背面的可能性。

来源：中时新闻网